Abstract
최근 고집적, 고기능화되어가고 있는 전자시스템의 초기 상태 안정화를 위해 파워 온 리셋 회로를 설계하였다. 파워 온 리셋 회로는 저항값이 비슷한 PMOS와 NMOS의 저항 비를 적용하여 구성하였다. 전원 전압의 상승시간과 관계없이 수십㎳ 이상의 충분한 리셋 시간을 확보하였고 전원 전압 상승시간이 200㎳일 때, 검출된 리셋 회로의 출력 피크 전압이 기존 회로보다 높은 전압에서 검출되어 보다 안정적인 리셋 동작을 수행 할 수 있다.
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Schedule a callMore From: Journal of the Institute of Electronics and Information Engineers
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