Abstract
In this paper, a modern CPU architecture with several different cache levels is described, and current CPU performance limitations such as silicone physical limitations or frequency increase bounds are mentioned. As usual, changes of the currently existing architecture are proposed as a way of increasing CPU performance, data rates on the internal and external CPU interfaces must be known. It would help to assess applicability of proposed solutions and allow to optimize them. This paper is aimed at getting real values of traffic on L2-L3 cache interface inside CPU and CPU-RAM bus load as well as show dependencies of total traffic on the interfaces of interest on the number of active cores, CPU frequency and test type. Measurements methodology using Intel Performance Counter Monitor by Intel is provided and equations that allow to get data rates from internal CPU counters are explained. Both real life and synthetic tests are described. Dependency of total traffic on the number of active cores and dependency of total traffic on CPU frequency are provided as plots. Dependency of total traffic on test type provided as bar plot for multiple CPU frequencies.
Highlights
При проведении тестов была поставлена задача оценить, какова загрузка интересующих нас шин для каждого из тестов и как она меняется в зависимости от изменения количества активных ядер и тактовой частоты процессора
S., "Data Rates Assessment on L2–L3 CPU Bus and Bus between CPU and RAM in Modern CPUs", Modeling and Analysis of Information Systems, 24:4 (2017), 434–444
Summary
В настоящее время все большее распространение получают персональные компьютеры, серверы, мобильные телефоны, ноутбуки, нетбуки, электронные книги, игровые консоли, “умные” часы и другие устройства, относящиеся к классу носимой электроники, и многое другое. В настоящее время центральные процессоры (ЦП) используются практически повсеместно и являются неотъемлемой частью практически любого электронного устройства, соответственно прогресс в развитии этих устройств неразрывно связан с прогрессом существующих ЦП и созданием новых, улучшенных процессоров. В прошлом веке и самом начале этого электроника бурно развивалась, соответственно была возможность относительно легко и быстро увеличивать количество транзисторов на чипе и повышать тактовую частоту процессора. Чтобы оценить, насколько емкими должны быть эти каналы, необходимо иметь представление о том, какова скорость передачи данных в существующих процессорах. Особенно интересна для исследователей загрузка шин данных между процессором и оперативной памятью и между кеш-памятью второго и третьего уровней, так как большинство решений предполагают построение сетей, в которых именно эти шины будут заменены на беспроводные каналы связи [5].
Sign-in/Register to view highlights & summary Sign-in/Register to access full text options 
Talk to us
Join us for a 30 min session where you can share your feedback and ask us any queries you have
Schedule a callDisclaimer: All third-party content on this website/platform is and will remain the property of their respective owners and is provided on "as is" basis without any warranties, express or implied. Use of third-party content does not indicate any affiliation, sponsorship with or endorsement by them. Any references to third-party content is to identify the corresponding services and shall be considered fair use under The CopyrightLaw.
