Abstract

This paper proposes and implements an core transform architecture, which is one of the major processes in HEVC video compression standard. The proposed core transform architecture is implemented with only adders and shifters instead of area-consuming multipliers. Shifters in the proposed core transform architecture are implemented in wires and multiplexers, which significantly reduces chip area. Also, it can process from to blocks with common hardware by reusing processing elements. Designed core transform architecture in 0.13um technology can process a block with 2-D transform in 130 cycles, and its gate count is 101,015 gates.

Highlights

  • This paper proposes and implements an core transform architecture, which is one of the major processes in HEVC video compression standard

  • 인 코어 변환을 하드웨어로 구현할 때의 면적을 줄이고 동작 속도를 높인 코어 변환기를 설계하고 이를 칩으로 구현하였다. 제안하는 코어 변 환기는 면적을 많이 차지하는 곱셈기 대신에 덧셈기 와 쉬프터만을 사용하였으며, 쉬프터도 실제로는 와 이어 연결과 멀티플렉서만을 사용하여 면적을 크게

  • 홀 치 각선 칭 수 위 부분에서는 대 으로 대 이기 때문에 일 곱셈의 개수를 줄 수 없다

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Summary

Introduction

This paper proposes and implements an core transform architecture, which is one of the major processes in HEVC video compression standard. 제안하는 코어 변환기는 면적을 많이 차지하는 곱셈기 대신에 덧셈기와 쉬프터만을 사용하였 으며, 쉬프터도 실제로는 와이어 연결과 멀티플렉서만을 사용하여 면적을 크게 줄였다. 또한 하나의 하드웨어로 4×4에서 16×16 블록까지 모두 처리할 수 있도록 설계하였으며, 이를 위해서 연산처리기를 재사용하는 아키텍쳐를 제안하였다.

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